0****1 时序逻辑电路设计方法 时序逻辑电路的特点是输出信号不仅与电路的输入有关，还与电路原来的状态有关。 因此，电路需要具有记忆功能的存储电路。FPGA中基本的存储单元是D触发器，也是实现时序逻辑的基本单元。 那么，什么样的语句会被综合成触发器呢？在Verilog中，常使用always进程块描述时序逻辑。此时，always进程块中的敏感列表一般为时钟边沿和异步控制信号， ** always ** @（posedge clk，posedge rst） always进程块的执行是在时钟边沿触